株式会社図研（以下、図研）は、インテル組込み機器向け製品搭載回路レビューの期間短縮を目的として、図研のEDAソリューション上で直接上記レビューに必要なデータフォーマットを出力するモジュール（EDIF writer for Intel Schematic Review）を開発しました。
このモジュールは、Design Gateway版は10月13日から図研のサポートWebでダウンロード可能となり、図研ユーザであれば、無償で活用できるようになります。なお、System Designer版は、2011年12月リリース予定です。
組込み機器向けユーザは、回路やプリント基板設計時に、デザインが正しく行われているか確認するため、紙やPDFによるデザインレビューに時間を要しています。今回、図研はインテルのツール開発部隊と技術的な情報交換を行い、EDAソリューションから直接、上記のレビューサービスに必要な電子データフォーマットを出力するモジュールを開発しました。このモジュールを使うことにより、インテル組込み機器向け製品を開発している図研ユーザは、迅速にレビュー結果を入手することが可能になります。
今回の図研の取り組みについて、インテル株式会社インテル技術本部本部長の土岐英秋氏は次のようなコメントを寄せています。
「インテルはインテル(R)アーキテクチャーに基づく組込み機器設計において更なる効率化を可能にする図研の新しいモジュールの登場を歓迎します。組込み機器の開発を効率化するソリューションで、さまざまな新しい組込み機器の開発が加速することを期待しています。」
なお、来る10月20日（木）から21日（金）にパンパシフィック横浜ベイホテル東急で開催される第19回図研プライベート展「Zuken Innovation 2011」において、初日にインテルによる基調講演、および二日目にはテクニカル講演があります。詳しくは同イベントの特別サイトをご確認ください。
https://www.zuken.co.jp/private/zi2011/
（注）
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