高速デジタル電子基板の設計者様を対象とした、体験型セミナーを開催します。
・回路の改版、ブロックの寄せ集めで過剰にパスコンが入っているが、いくつまで減らせるのか分からない
・差動線路が増えて等遅延設計に苦労している
・基板と基板とを勘合したときのEMCを、設計段階でチェックしたい
このような課題を抱える電気設計者様に、おすすめです。
最新のCR-8000 Design Force に触れて、QCD改善のヒントを掴んでみませんか。
ご受講を希望されるお客様は以下のボタンをクリックしてください。
※横浜会場はお陰様で満席となりましたので、以降の受付はキャンセル待ちとなります。
| テーマ | 高速デジタル電子基板における品質検証・改善の体験 |
|---|---|
| 対象者 | 高速デジタル電子基板の設計に従事されている電気設計者様 |
| 日時・会場 | 大阪:12月15日(金)、横浜:12月20日(水)、名古屋:12月22日(金)、 |
| 会場 | 大阪 ： (株)図研 関西支社 横浜 ： (株)図研 センター南ビル 名古屋 ： (株)図研 名古屋支社 |
| 内容 | プログラム： ※ PWSまたはBoard Designer以外の基板データをお持ち込みになられる場合には、事前にご連絡ください。 |
| 費用 | 無料（事前参加登録制） |