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図研、先端半導体パッケージング技術開発分野で、カリフォルニア大学のプロジェクト「UCLA-CHIPS」に参画
(2019/06/12配信)

株式会社図研(以下、図研)は、ヘテロジニアス・コンピューティング、つまり一つのチップではなく、異なるテクノロジーの複数種類のチップから構成されるコンピューティングシステムの設計・製造の最適化について研究するカルフォルニア大学ロサンゼルス校のコンソーシアム(UCLA-CHIPS)に参画しました。

モバイルやクラウド環境に至るまで、様々な分野で回路の高性能化、低電力化、省スペース化への要求が高まっています。一方で、これまで以上に半導体回路の微細化が技術的、コスト的に現実的ではない場合が増えつつあります。そこで、パッケージ上でCPUやGPUなどの異種のチップを組み合わせて、それぞれの役割ごとに計算ロジックを分担しながら、一つのコンピューティングシステムとして働くテクノロジーとして、「ヘテロジニアス・コンピューティング」が注目されています。

UCLA-CHIPS
UCLA-CHIPSコンソーシアムは、材料サプライヤ、装置メーカ、ファウンダリ、システムインテグレータの他、大学や政府機関、業界コンソーシアムと連携し、新しいパッケージ技術やシステムアーキテクチャの開発、次世代人材の開発に取り組んでいます。

コンソーシアムにおける図研の役割は、UCLA-CHIPSチームがCR-8000のシステムレベルの設計機能を利用して、サブストレート上のチップ間の接続を最適化できるようにすることです。また同時に、学生がハイスピードデザインの解決方法を学ぶためのエンジニアリング・カリキュラムにおいてもCR-8000を活用します。

UCLAの電気およびコンピュータエンジニアリング分野の名誉教授、UCLA-CHIPSのディレクターである Subramanian S. Iyer 教授は次のように述べています。「CMOS(Classical CMOS) は、過去数十年間で3000分の1にまで縮小しました。しかし、開発および製造コストは劇的に上昇し続けています。別の観点では、パッケージやボードの小型化技術が追従しきれていません。統合化に必要な努力や System-On-a-Chip(SOC) における機能の多様性が指数関数的に増えているからです。CHIPSとしては、個別パッケージの構成要素ではなく、システム全体のパフォーマンスを改善するため、パッケージングとシステムレベルの統合化に注目しています。」

■パッケージングのムーアの法則
UCLA-CHIPSは「シリコンベースのファブリックインターコネクト(Si IF)またはフレキシブルなFOWLP (FlexTrate※1)上で直接小さなダイを統合する」というコンセプトを先駆けて提唱しています。

異なるダイを高密度に統合できるようになると、ウェハ上でヘテロジニアス・システムに近づきます。これは「パッケージングにおけるムーアの法則」とも言えます。
ダイ間接続を数百ミクロン(BGAピッチ)から数ミクロンへ、ダイ間隔を20μmへ減少させることによりパッケージの集積度を大幅に高めることができます。またこれにより従来のパッケージと比較し、レイテンシー、帯域幅、ビットあたりのエネルギーを大幅に改善できます。

図研がCHIPSでの研究とUCLAの電気工学コースのカリキュラムに提供しているCR-8000の電子設計環境は、複雑なデザインを2Dおよび3Dのシステムレベルでモデル化およびレイアウトする機能を備えており、Si IF および FlexTrate で必要とされる複雑な組み合わせのダイのスタックアップやインターポーザ設計のモデリングに最適です。

■複雑化する製品開発要件に対するソリューション開発
カリフォルニア州サンノゼにある Zuken SOZO センターの Humair Mandavia チーフストラテジーオフィサーは、次のように述べています。
「我々の研究開発チームは、ハードウェア設計における新しいテクノロジーやメソドロジーの開発を支援し、シリコンバレーおよび米国全土のパートナーとより密接にコラボレーションする目的で設立されました。 UCLA CHIPS とのパートナーシップは、図研とお客様両者にとって実り多いアプローチ事例であり、今日、ますます複雑化する製品開発要件に対して、タイムリーでターゲットを絞ったソリューションを提供するために、我々を理想的なポジションに置くものです。」

詳細については、以下を参照ください。
link_icon.gif https://chips.ucla.edu/


PR-Z0512-CHIPS-1.jpg
Subramanian S. Iyer教授(前列、左から4番目)と、
UCLA CHIPSプログラムに取り組んでいる彼の研究者チーム


(※1) FlexTrate
:FlexTrateは、Fan-Out Wafer Level Packaging(FOWLP)のパッケージングモールドコンパウンドとして、シリコンの一種であるポリジメチルシロキサン(略称:PDMS)を使用しています。これは、ガラス転移温度の低下およびヤング率の値向上のために、従来のエポキシベースの成形コンパウンド(EMC)と比較して、ダイシフトおよびウェハの反りを減少させるという、大きなアドバンテージがあります。
FlexTrateプラットフォームは、フレキシブルサブストレート上の異種集積化を実現するための重要な要素でもあります。異種チップは、フレキシブルサブストレート上で相互に近接して集積され、ウェハレベルプロセスを使用して相互接続されます。

詳細については、以下を参照ください。
link_icon.gif https://chips.ucla.edu/research/project/5



【本件に関するお問合せ先】

 株式会社図研 コーポレートマーケティング室
 TEL:045-942-1511(代)
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