入社3年目　ミホの挑戦

【第3話】高速デジタル基板設計　～SIに気をつけた正しい配置って？～

2009.06.23

コラム７【IBISモデルの差動ピン定義】


ミホ 　「なるほど。つまり[Diff Pin]のセクションに両ピン番号を書いてSIシミュレーションで使えばいいんですね。」

（[Diff　Pin]を書いて再度シミュレーションして見ると・・・）




ミホ 　「おぉ、弁天堂さんが送ってくれた参考波形と似たような波形になってきました！」

ミホ 　「それから、弁天堂さんは差動のタイミングのズレを気にしておられる様なのですが、それってどういう意味なんでしょうか。」

佐藤 　「それは、配線をするときに注意してくださいって意味だよ。DDR2メモリーは、差動クロック信号の波形が交差したタイミングで動作するんだ。だから、この交差するタイミングがズレると、読み込みエラーや書き込みエラーになっちゃったりするんだよ。」

ミホ 　「なるほど。鳴宮さんが気にしているタイミングのズレって、その事なんですね。
タイミングのズレを防ぐには・・えっと、差動クロックの２つの配線長を揃えれば良いという事ですね！」

佐藤　「そのとおり。その他にも差動配線の周囲の状況が違うと、特性インピーダンスにズレが発生する場合があるんだよ。例えば、片方の配線にグランド面が接近した場合とかね。」



ミホ 　「？？どうして片方の配線にグランドが近づくとズレるのですか？」

佐藤 　「それは第二話のコラム特性インピーダンスを思い出してもらいたいんだけど、２つの配線の周囲の状況に違いがあるから特性インピーダンスがズレたんだ。双方の特性インピーダンスにズレあると波形もズレるってわけだ。」

ミホ 　「なんか分かったような気がします。つまり『 並走 ・ 等長 ・ 他の配線を近づけない 』に心がければ良いってことですね！これで設計を進めます。」




次回、第4話「SI設計」につづく