「JIEP公開研究会」にて、基板設計時に考慮するテスト・カバレッジについて講演

図研は、来る1月24日(金)、回路会館にて開催されるJIEP（エレクトロニクス実装学会）の検査＆ものづくりイノベーション研究会主催の公開研究会にて、講演およびパネル討論会に参加します。

図研は、来る1月24日(金)、回路会館にて開催されるJIEP（エレクトロニクス実装学会）の検査＆ものづくりイノベーション研究会主催の公開研究会にて、講演およびパネル討論会に参加します。

実装基板の高密度化が進み、過去には検出できていた不良が、今日では検出できなくなりました。「不良品の流出」を低減するためには、基板設計から組立検査まで一貫して高い技術レベルを維持し、設計サイドと製造サイドで意思疎通をはかる必要があります。
今回の公開研究会では、「設計と製造」の視点からは、実装仕様の重要性について、また「生産技術」の視点からは、実際の現場で発生する不良を効率よく、漏れなく検査するアプローチとテスト・カバレッジの最適化について検討します。日頃、ボードの設計、製造、検査で課題を抱えている皆様の参加をお待ちしています。