第15回 組込みシステム開発技術展(ESEC)

2012/04/16 配信

図研は、来る5月9日(水)から5月11日(金)まで東京ビッグサイトにて開催される「第15回 組込みシステム開発技術展(ESEC)」インテルブース内に出展いたします。

図研では昨年末、インテルアーキテクチャーチップ搭載の組込み機器向けユーザ向けに、インテル社による回路レビューサービスに対応した電子データ出力モジュールを開発し、無償ダウンロードを開始しました。今回ブースではこのモジュールのご紹介や、今後の課題となる高速化や高密度化への対応、高速なレスポンスと最新の3D技術による直感的で分かり易い操作感を実装したEDAソリューションをご覧いただきます。是非ともご来場いただきますようお願いいたします。

展示会名 [2012.5.9-11] 第15回 組込みシステム開発技術展(ESEC)
日時 2012年5月9日(水)~11日(金) 10:00~18:00(最終日のみ~17:00)
会場 東京ビッグサイト 西ホール
小間情報 1小間 (小間番号 西9-1、インテルブース内)
内容

CR-8000 Design GatewayIntel社の回路図レビューサービスに対応したシステムレベル回路設計環境
CR-8000 Design Force組込み機器設計において更なる効率化を可能にするマルチボード設計環境

出展部門 営業本部 デザインソリューション営業部
入場料 無料(登録制)
主催 リード エグジビション ジャパン株式会社
公式サイト http://www.esec.jp/