fromz-vol31

8/24

Intewervi8取材後、工業技術研究院のロビーにて（左から図研台湾 楊、海外事業統括部 中島、工業技術研究院 張氏）※6　パワーゲーティング…使用されていない回路ブロックへの電流を遮断することにより、消費電力を削減するために集積回路設計で使用される技術※7　PDK（Process Design Kit）…特定の半導体プロセスで回路を設計する際に使う設計情報ファイル群をまとめたものでも、台湾国内の課題を抱えている多くの中小企業を支援するためのリソースは持ち合わせていません。そこで我々は大手EDAベンダーと協力してITRI内にラボを設立し、台湾の中小企業を支援しています。少し脇道に逸れますが、設計とツールの関連性も実は非常に重要です。今は新しい設計手法が数多く登場していますが、EDAベンダーはツールをアップグレードするために、それらの新しい設計手法を理解する必要があるからです。2000年頃だったと記憶していますが、パワーゲーティング※6が急に盛んになった時期がありました。しかし、当時のEDAはパワーゲーティングに対応できず、設計会社は、パワーゲーティングに関する技術を手入力で作るしかありませんでした。ベンダーは、設計者がどのように作業するのか理解しなければ、EDAツールを開発することができない証左となる出来事だったと思います。このように、ベンダーがEDAをより強固な製品にするためには、設計者にデバックを手伝ってもらう必要があります。EDAをこれから開発しようとしている企業が何社かあることを私は知っていますが、そのプロセスは大変厳しいものになると思います。多方面からデバックしてもらうためには多くのユーザーを必要とするからです。設計者の数だけ設計手法は存在します。設計者がツールを使って試行錯誤しなければ、そのツールにどんな問題があるのか分かりません。EDAはファウンドリでも重要な役割を果たしています。ファウンドリは設計者にPDK※7を提供する必要があるため、EDAはファウンドリのこうした情報を設計者が必要とするPDKに変換します。設計者に最新のプロセス情報を提供するには、ファウンドリの先進的な製造技術に関する知識を必要とします。PDKを考慮することで歩留まりが高いチップを設計できるようになるからです。TSMCは2nm、3nmに取り組んでいますが、そのプロセスのチューニングにおいて多くのEDAの支援を必要とします。ベンダーの協力が得られれば、プロセスのチューニング速度は加速され、高いレベルの歩留まり達成がさらに容易になることでしょう。我々はベンダー各社と協力して設立したラボを通じて、今後も台湾の半導体発展を支援し続けます。