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半導体パッケージング技術への注目が集まっている。2022年12月に東京ビッグサイトで開催されたセミコンジャパンでは、ブースの約半分がICパッケージング技術や工程に関する企業の出展だった。セミナーのテーマでも先端パッケージング技術がかつてないほど大きく取り扱われた。なぜ、これほどまでに今、ICパッケージが注目されるのか。ここでは注目されるICの先端パッケージング技術の動向を解説する。9※1 レチクル…半導体製造の前工程で使用されるフォトマスク。シリコン等のウェーハに転写するパターンをガラスの上にデザインし、露光装置を通して、ウェーハに反映させていく。 レチクルの大きさは描画サイズの146mm×146mm以上のICチップは製造できない。　シリコンチップ上のボンディングパッドの小さな電極を使いやすい寸法のリード端子に変換し、さらにチップを保護するパッケージ実装技術である半導体パッケージング技術は、これまで後工程と呼ばれ、前工程のプロセス技術よりも付加価値が低いとみられていた。　実際、これまでの後工程には労働集約的な古いイメージが強い。このため、1980年代の米国や日本のメーカーは人件費の安い後工程の工場を台湾やシンガポール、マレーシアに設立していた。台湾では、ファウンドリが誕生した頃に後工程専門の請負サービスビジネスOSAT（Outsourced Semiconductor Assembly and Test）が生まれたが、今やOSATのトップ企業であるASEやSPILなど台湾のOSATビジネスが世界をリードするようになった。　また、ファウンドリビジネスで、1980年代末に創業したTSMCは世界市場の過半数のシェアを獲得しているが、近年、ファンアウトウェーハレベルパッケージ（FOWLP：Fan-Out Wafer Level Package、ただしTSMCはInFOと呼んでいる）やCOWoS（Chip on Wafer on Substrate）技術で代表される先端パッケージング技術も扱うようになり、ASEのライバルになってきた。　先端パッケージング技術（図1）では、搭載するシリコンチップはひとつとは限らない。いろいろなチップと、チップレットと呼ばれる高集積SoC（System on Chip）の回路の一部も同一基板上に実装する。5nmプロセスノードで製造したチップレットと28nmプロセスのチップなどを同一基板上に実装できる。5nmや4nmなどの微細なプロセスだけで作るよりも歩留まりが高く、しかも安くできる可能性がある。その上、チップサイズはレチクル※1サイズの影響を受けることなく、基板の大きさを選ぶ自由度が高い。　ここにきて2.5次元（D）、3次元（D）ICなどの技術も含津田建二氏　国際技術ジャーナリスト兼セミコンポータル編集長兼newsandchips.com編集長。元半導体技術者の経歴を生かし、半導体･エレクトロニクス産業を30年以上取材し続けている。存在感を増す後工程のプロセス技術付加価値の高い先端パッケージング技術Feature Article2.5次元／3次元ICで格段の集積度を実現する先端パッケージング技術