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7BCPU/GPU/SoCTSVTSV InterposerMicroBumpsFlip-Chip BumpsDRAMDRAMDRAMDRAMTSVPCBTSVTSVCoWos*A Few 200 MOS TransistorsTransistors HKMG Immersion SiGeCu/LowKSoC/CPU/GPUMicroBumpsInFO 3D FinFET 2P2E ELK Low-R BarrierCo cap/linerDRAMDRAMDRAMDRAMPCB>300BTRANSISTORS>50BTRANSISTORSTSVTSVTSMC-SoIC™ New channel materials EUV Metal oxide ESL Self-aligned line w/ flexible spaceLow damage/Hardening low-k & Novel Cu fillFlip-Chip Bumps先端パッケージング技術では2.5次元や3次元のICを作ることができる　Stacked DRAM SolutionsICの集積度を一気に上げることができる先端パッケージング技術Innovation Beyond Chip Level>2000 Cores>3000 Cores(16FF)LogicLogic図1図2出典：TSMCの記者発表会での資料を基に筆者が撮影したスライドを元に作成10めて先端パッケージング技術が注目されるようになった理由は、前工程の製造請負サービスのファウンドリ企業トップのTSMCも手掛けるようになっただけではなく、1チップの2次元モノリシックのSoCよりも集積度を1桁高くできるからだ（図2）。　しかもSoCよりも低コストで作れる可能性がある。5nmや4nm、3nmと微細化ノードが進むにつれ、ファウンドリでのウェーハ単価が大きく上がってきている。ある資料によれば、16/12nmのウェーハ単価は3.984ドル、10nmでは5.992ドル、7nmでは9.346ドル、そして5nmでは16.988ドルと大きく跳ね上がる（図3）。この勢いでは4nm、3nm、そして2nmとプロセスノードを微細にすればするほど、ウェーハプロセス単価は3万、4万、5万ドルにもなりかねない。ユーザーは果たしてこれほどの高価なウェーハを許容するだろうか。これまでのムーアの法則は、経済的に意味のあるチップという前提で集積度が上がってきた。しかし経済性が失われては、もはや高集積化の意味を失う。　その問題を解決する技術として、先端パッケージング技術を利用して2.5次元/3次元ICが高級プロセッサに使われるようになってきた。IntelのPonte Vecchio（ポンテベッキオ）のコードネームで知られたGPU回路は、47個のチップレット（Intelはタイルと呼ぶ）とダイ（シリコンチップ）や3次元スタックは16個集積しており、総トランジスタ数は1000億個にも及ぶ。Intelは、この高級なICをデータセンターやスーパーコンピュータ用の数値計算などへの利用を想定している。　AMDは、2022年に発表したサーバー向けプロセッサ「EPYC」にCPUプロセッサチップの上にメモリを積層する3次元スタックのパッケージング技術をリリースした（参考資料1､2）。同社はすでにCPUのすぐ横にメモリを配置する2.5次元のICパッケージング技術を発表していたが、CPUやGPUチップの上メモリを重ねる3次元化はこれが初めて。CPUとメモリとはTSV（Through Silicon Via）と呼ばれる貫通孔を利用して接続する。>150B15B2.5D(TSV Silicon Interposer)System LevelChip Level3D Direct StackIntelやAMDなどが先端パッケージに注力