回路設計エディタ基本モジュール(System Designer)
System Designer のほとんどの機能が、このモジュールに含まれます。UNIX上ではフローティングライセンス、Windows 上ではノードロックライセンスおよびフローティングライセンスをサポートしています。

 

 回路設計エディタ拡張モジュール(System Designer Plus)

System Designer の機能拡張のためのモジュールです。

 回路設計用部品管理システム

回路設計を行うための属性情報やシンボル図形情報を管理するためのシステムです。 サンプル部品ライブラリとシンボル図形を含みます。

 仕向地管理モジュール

これによって、ひとつの回路データセットで複数の仕向地に対応した回路図として 扱うことができるようになります。

 回路図変更履歴出力/確認モジュール

2つの回路図を比較し差異を抽出します。差異はGUI上で確認できます。

 サーキットアドバイザ

回路設計におけるケアレスミスを防ぐことを支援する製品です。

 バウンダリ・スキャンアドバイザ

バウンダリスキャンテストの設計環境をサポートします。

 DXF入力モジュール

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DXFフォーマットのファイルをシンボルシートまたは回路図シートに交換できます。

 ドキュメント出力モジュール

System Designer の回路図データを DXF、PostScript などの DTP フォーマットに出力します。

 EDIF回路図変換モジュール

汎用的な EDIF 200 Schematic View フォーマットのリーダー/ライターです。各社独自の表現や各種方言にも対応しています。MentorDA、Workview などからの変換に利用できます。

 SWSトランスレータ

SWS 専用のトランスレータです。詳細は弊社担当までお問い合わせください。

 DCSトランスレータ

DCS 専用トランスレータです。詳細は弊社担当までお問い合わせください。

 System Designer 標準アスキー入出力

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System Designer で作成した回路図、またはシンボルシートをアスキーフォーマット形式で出力します。

 Lightning SI-Prolog

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System Designerから回路図中のネットのトポロジ設計・SI解析をダイレクトに行うためのトポロジ設計ツールです。

 EMCパラメータコントロールモジュール

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基板設計の制約条件であるEMC関連属性が正しく設定されているかチェックできます。

 SD/SMMインターフェース

DS-1/SMMサーバで一元管理されたシミュレーションモデル情報をSystem Designerで活用するためのインターフェースです。

 SD/ADSインテグレーション

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System Designerの回路図データからアジレント社ADS中間フォーマットIFFファイルの入出力を行います。

 Tauネット出力

System Designerの回路図データからメンター社ISファミリーのタイミング解析ツールTau用ネットリスト(.nn1)を出力します。

 Analog Designer

System Designer を用いてアナログ回路シミュレーションを行うためのフロントエンドです。SPICE2G6 などの SPICE のインターフェースを提供します。市販の SPICE と組み合わせるには各種インターフェースが必要です。

 

 HSPICEインターフェース

Analog Designer を HSPICE と組み合わせて使用するためのインターフェースです。

 PSpiceインターフェース

Analog Designer を PSpice と組み合わせて使用するためのインターフェースです。

 UL-Spiceインターフェース

Analog Designer を UL-Spice と組み合わせて使用するためのインターフェースです。

 故障解析モジュール

故障解析を行うためのオプションソフトウエアです。本ソフトウエアは、Analog Designer にビルトインされており、ライセンスを取得することで使用可能になります。

 アナログシミュレーションライブラリ

アナログシミュレーション用の SPICE モデルライブラリです。国産素子を主体に、個別素子、IC など約4000点のライブラリを含みます。

 スミスチャートアナライザ

パラメータの実数部/虚数部の波形データをもとに、スミスチャート, アドミッタンスチャート, ポーラチャートを表示するツールです。

 VEEインターフェース

PC 上の計測環境 VEE とインターフェースを行うソフトウェアです。

 LabVIEWインターフェース

PC上の計測環境LabViewとインターフェースを行うソフトウェアです。

 HDL Designer

System Designer を用いて VHDL,VerilogHDL などの言語シミュレータとのインターフェースを行うためのフロントエンドです。一般的な VHDL,VerilogHDL に対応しています。

 

 基本ロジックVerilogHDLライブラリ

基本的な汎用ロジックライブラリです。VerilogHDL シミュレータと組み合わせて運用できます。

 

* : フローティングライセンスのみサポートしています。