Seminar Report
ESEC出展レポート
「組込みボードの設計期間を短縮する図研ソリューション」
2013.05.30
図研は5月8日～10日に開催された「ESEC 2013 組込みシステム開発技術展」に出展しました。昨年に続きインテルブース内にコーナを設け、同社のチップセットを使ったシステムをより早く開発するための各種ソリューションを来場の皆様に紹介しました。
今年のESEC会場は、インテルから近々に正式発表される第四世代のCoreプロセッサ（開発コード：Haswell）」ベースの製品の参考出展を始め、最新の画像処理、無線通信、ユーザーインターフェイスなど例年になく目新しいテーマが目立ちました。展示物もサーバ用途だけでなく、FA機器、車載機器、モバイル機器、医療機器、M2Mなど多岐に渡っているのも特徴でした。
そのような中で図研は、設計ツールと設計環境の２つのテーマに絞って展示しました。
１） インテル チップセット搭載ボード 設計期間短縮を実現
２） システム全体視点の設計/検証を実現する次世代電子機器プラットフォーム
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３日間、非常に多くの方にブースに立寄っていただき、多くの感想をいただきました。インテルブース内という立地もありボード設計者の方が比較的多かったです。
さらに皆様の関心事は下記の４点が多かったので個々に出展内容に則し解説します。
１）インテルの回路図レビューサービス
2011年11月に発表し翌2月よりサービス開始した、インテル社チップセットを使った製品の回路図レビューサービスです。System Designer/ Design Gatewayで設計した回路図なら簡単にサービスが受けられます。さらに2012年11月より、最新フォーマット「ISCF」に対応しより短期間にレビューが可能となりました。詳しくはこちらから
https://www.zuken.co.jp/info/detail/intel_iscf.php
２）Design Gatewayの諸機能
上記の回路図レビューも含まれますが、システムレベルの回路図が取り扱える点、さらにPLMや部品管理システムとシームレスに連動する設計環境について関心が寄せられました。組込みボードにはチップセットのほかにFPGAも実装されることも多いため、ボードの回路図とFPGAを協調しながら並行設計し配線効率のよいピンレイアウトを決めるためのツール「GPM」への質問も多かったです。詳しくはこちらから
https://www.zuken.co.jp/club_Z/z/product/GPM/001/pro_110324_1.html
３）Design Forceの高速信号の配線機能
今春リリースされたDesign Force 2013により、ますます便利になった高速信号配線用の機能に関心が集まりました。
https://www.zuken.co.jp/product/circuit/cr8000/df/
４） モジュールステーション
2012年7月よりWeb上で開始した無償サービスです。キーデバイスをコアに一連の回路ブロックをダウンロードしそのままCR-5000/8000の回路または基板データの一部として使えます。部品メーカさんの協力もありコンテンツもますます充実してきています。詳しくはこちらから
http://www.modulestation.com/site/about/
ますます高速化し進化を遂げる組込みボードの業界ですが、これからも図研の製品やサービスにご期待ください。
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