タイミング編

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更新日 2016-01-20 | 作成日 2007-12-03

SIシミュレーションナレッジ


コラム10 ①
高速メモリーインタフェース安定動作のための配線設計テクニック
【等長配線編】

2010.01.21


テレビ、カーナビゲーションシステム、携帯電話などをはじめとするデジタル家電ではDDR2メモリーが採用され、高速化、大容量化、低電圧化が進んでいます。

DDRメモリーを採用した場合、設計課題としてテーマアップされる事といえば、『基板上を走る高速デジタル信号の品質確保』です。

DDR2メモリーインタフェースでは、パラレル伝送による信号の処理が行われます。そのため、メモリーコントロールICは複数の信号をメモリーICと送信/受信する必要があり、送受信のタイミングを刻むクロックと各制御信号・データバス・アドレスバスとの位相合わせ(信号のタイミング制御)が必要不可欠です。

基板上の配線設計でもパラレル伝送線路を等長に配線するなど、基板上で位相ずれを少なくする対策が見受けられるようになってきました。


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図. 最近の画像処理ボードでよく見られるようになった等長配線


メモリーコントロールICとメモリーの間には、配線経路長があり、進む信号には伝播速度があるので、配線遅延が発生します。各信号の処理は、基準信号(クロック、DQS)の動作エッジで行われているため、同期する信号どおしで配線遅延の差(スキュー)が大きく生じると、タイミングエラーとなりメモリーの動作不具合につながります。

下図は、DQS(動作クロック)とDQ(データバス)のタイミングを表した図です。
DQをセットアップしDQSのエッジで処理が行われますが、システムの時間制約(セットアップ、ホールド)とICの内部動作遅延を引いた時間がタイミングマージンですので、データバスの配線遅延ばらつきは、このタイミングマージン以下に抑える必要があります。


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図. 動作クロック(DQS)とデータバス(DQ)のタイミングチャート


タイミングマージンは、DDRメモリーがDDR→DDR2→DDR3とバージョンアップするにつれ減少する(厳しくなる)傾向にあります。


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図. DDRメモリーの高速化と共に厳しくなる配線マージン


限られたタイミングマージンの中で、高速に書き込み/読み出し処理をする為には、これらの配線を『等長配線』にする必要があります。しかし、配線経路だけを意識した配線設計では、両ICの配置やピンの位置が均一ではない為、等長配線にはなりません。


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図. 動作クロック(DQS)とデータバス(DQ)を単純に接続した